互连

在今天举行的2021年Applied Logic Master Class上，该公司展示了几项创新，帮助解决关键的逻辑扩展挑战，并在3nm及以上的PPACt™上提供持续改进。

晶体管的性能随着尺寸的增大而提高，但互连却不能如此。事实上，当我们移动到更小的过程节点时，互连电阻会增加，这会降低设备性能和功耗。为了在高级逻辑中继续扩展互连，需要在材料工程方面进行创新。

在我们即将到来的逻辑大师课程上，来自应用和行业的专家将阐述需要的创新，以使高级逻辑进一步扩大和交付PPACt的改进。在这篇博客中，我将预览一下我们将要讨论的有关晶体管设计和缩放挑战的内容。

为了帮助业界满足对更便宜、高性能内存的全球需求，应用材料公司今天推出了支持三种DRAM扩展杠杆的解决方案:188金宝搏备用网址一种用于电容器缩放的新型硬掩模材料，用于互连布线的低k介电材料，以及用于先进DRAM设计的高k金属栅晶体管的采用。

人工智能时代正在推动数据生成的指数级增长，整个技术生态系统取决于半导体行业寻找新的方法来扩大DRAM架构，以跟上比特需求。新的硬掩模图案薄膜可以使更薄的电容器具有最高的纵横比，而新的介电绝缘材料可以减少金属线之间的间距，这两种材料都产生了新的收缩方式。

应用公司最新的集成材料解决方案解决了选择性钨沉积的挑战，在最先进的铸造厂逻辑节点上实现了芯片功率、性能和面积/成本(PPAC)的同时改善。

在二维尺度上，euv技术的进步推动了传统材料工程技术的极限，因此需要突破接触电阻的增加，并持续改善芯片的性能、功率和面积/成本(PPAC)。

EUV光刻技术的出现有助于克服晶体管缩放的挑战，但材料工程方面的新创新也需要实现性能和功率的缩放。

在10纳米以下的芯片设计中，改变触点中的材料可以降低电阻并提高成品率。