3纳米及以上互连规模的挑战

以前的博客在这个由我的同事Mike Chudzik撰写的系列文章中,我们预览了应用软件公司的未来逻辑大师班重点是晶体管设计和必须克服的物理限制,以实现高级逻辑缩放。我将通过概述一些关键的挑战来继续讨论,这些挑战将把信号和功率带到组成IC的分立器件上。

互连线由两个关键的金属部件组成:金属在同一设备层和金属内部传输电流通过在层间传递电流。音高降低会使两者的宽度变窄,并增加信号跨距离移动所需的时间和阻力。它还增加了通过电路的电压降,节流电路速度和增加功耗。

晶体管的性能随着尺寸的增大而提高,但互连金属的性能却不能如此。事实上,随着尺寸的缩小,通过电阻连接的数量会增加10倍(见图1)。这导致了阻容延迟,降低了性能。它还增加了电力消耗。

互连消耗了近三分之一的设备功率,占RC延迟的75%以上,因此提高互连电阻是提高设备整体性能的最佳方法。

如果不加以检查,电阻问题可以完全否定晶体管改进的好处。

图1:随着流程节点变小,电阻增加,从而降低设备性能和功耗。

提高小尺寸互连电阻的关键是开发新的金属填充工艺,减少或完全消除高电阻率屏障和衬管。减薄或消除这些屏障和衬垫可以减少界面电阻,并使金属导体的体积最大化。

一个典型的铜互连结构是由三层薄膜构成的(见图2)。在由电介质材料制成的侧壁上沉积了氮化钽(TaN)屏障,提供了良好的附着力,并防止铜扩散到电介质中。然后沉积钴(Co)衬层:它粘附在TaN屏障上,便于后续的铜(Cu)填充。铜通过一种叫做铜回流的过程沉积到剩余的体积中。

图2:典型铜互连结构的三种薄膜:TaN barrier(白色),Co liner(蓝色)和Cu fill(橙色)。

那么,进一步扩大互联需要什么呢?

TaN/Cu界面是通道总电阻的最大贡献者。降低电阻的最好方法是完全消除这个界面,但这只能通过发展选择性屏障沉积过程来实现。

衬砌阻挡层方法面临的另一个挑战是,随着通径体积的缩小,衬砌阻挡层占据了更大比例的可用空间,从而减少了导电铜的可用空间。理想的解决方案将是一种全新的铜回流技术。在我们即将到来的逻辑大师班我将进一步讨论这些问题,并提供应用材料独特创新的细节。188金宝搏备用网址

一种全新的架构有望实现进一步的突破

将互连扩展到2nm节点之外需要更多的设计突破。关注的一个领域涉及到功率传递到晶体管的方式。

每个逻辑芯片由标准单元组成,标准单元是一组晶体管和互连结构,提供特定的逻辑功能。每个电池都需要为信号线以及从外部电源向晶体管输送电流的电源轨留出空间。功率轨通常比最小的互连线大3倍,这使得它成为电池尺寸的主要贡献者(参见图3)。

图3:电源轨道通常比最小的互连线大三倍,这使得它成为电池尺寸的主要贡献者。

此外,为了到达晶体管,功率传输网络要经过芯片的所有金属层,而且很容易有12层或更多层。在每一级,金属电阻导致供电电压显著下降。设计人员可以应付大约10%的累积电压损失。但由于电阻随着每个节点的缩小而增加,因此,如果没有新的结构,配电网可能会消耗50%的输入电源电压。

为了使逻辑扩展得以继续,业界正在开发一种新的架构,称为带背面电力传输网络的埋地电力轨道(见图4)。这种架构将电力从晶体管下面的硅片背面传送到晶体管单元。该方法有望提供三个重要的好处:将电压损失提高7X;允许晶体管电池面积缩小20- 33%;并为信号线留下更多的单元空间,这也会引起缩放阻力。

关于应用材料如何帮助实现埋地电力轨道弯曲的更多细节也188金宝搏备用网址将在逻辑大师课程上分享。

图4:新的带背面电力传输网络架构的埋地电力轨道将配电网络移动到硅片背面,在晶体管下面。它可以进一步扩大晶体管单元的面积,并允许信号线保持更大和有更低的电阻。

最终的想法

改进逻辑器件中的PPACt要求同时革新晶体管、触点和互连。传统的方法正被推向极限,但我们已经预见到新材料和材料工程技术将使解决方案成为可能。我们拥有最广泛的技术组合,涵盖材料的创造、修改、去除和分析,其中许多都是应用软件公司的强项。我们还可以将这些技术以独特而高效的方式结合起来,这是别人做不到的。

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