材料支持模式有助于消除PPAC中的权衡

在半导体行业的黄金时代,当Gordon Moore还在为他的公司制定路线图时,planar scaling同时在功率、性能和面积/成本(PPAC)方面进行了改进。随着时间的推移,Dennard scaling不再提供电力削减,材料工程被添加到playbook中,以便电力、性能和区域/成本可以继续共同进步。高k金属门就是一个很好的例子。

最近,工程师们接受了折衷方案,一些设计对功率和性能进行了优化,另一些则采用了大胆的2D缩放来减少面积/成本。这种不同的方法导致了业界能够将特征尺寸缩小到8nm以下的情况,但许多设计并没有在生产中采用这样的小特征,无论是在铸造厂,逻辑或内存。虽然节点的命名方式意味着设备尺寸的缩小,但特性的扩展比过去要慢得多。此外,我们还看到了成本下降的急剧放缓(参见图1)。

图1:芯片设计的复杂性导致功能扩展缓慢,成本上升。

为什么扩展进度比应该的要慢?为什么先进硅成本如此之高?答案在于芯片设计的复杂性,它现在由多个不同的层组成,每个层必须无缝连接。

以DRAM为例。DRAM设备雇佣了大约七个关键图案层,其中没有一个看起来一样(参见图2)。除了浅槽的不同的物理配置隔离(STI)层、电容器、线和字线,有些层有极高的纵横比,这使得它越来越难以使一层与下一个。然而,所有这些不同的功能都需要打印出来并对齐,才能让设备正常工作。这一过程更加复杂的是,这些非常不同的层必须不断收缩。否则,边缘放置误差(EPE)会增加电阻,降低性能,并引入屈服损耗和器件故障。

图2:不同的DRAM设备层产生了缩放和对齐的挑战。

这个路线图面临着障碍,我们需要一个“新剧本”来提高芯片性能、功耗和区域成本,以及上市时间(PPACt)。新的剧本包括:

  • 新计算架构
  • 新的片上设备和3D结构
  • 新材料
  • 继续2D缩放的新方法(本博客的主题)
  • 以及异质设计和先进包装。

从设备的角度来看,我们需要做的不仅仅是引入新的薄膜或改进单元工艺步骤,如蚀刻。我们需要从整体上思考,并创建一系列互补的技术,以提供针对每个设备需求的改进。

这种从单元工艺到综合材料解决方案的演变,也有助于帮助客户删除工艺步骤,减少研发成本和时间,并加快上市时间。以下是我今年早些时候在SPIE高级光刻大会上公布的三项创新技术,它们展示了一种全面的先进制版方法如何能使芯片制造商在多个载体上受益。

方逆电流器
方形垫片用于自对准双模版(SADP)和四模版(SAQP)。沉积和蚀刻垫片是具有挑战性的,部分原因是使用的材料相对较弱,容易在顶部和底部圆角。这反过来导致不均匀性和俯仰行走,以光刻叠加错误的形式引入EPE和垂直不对中变化问题,在较小的工艺节点变得更糟。

芯片制造商通常通过增加额外的工艺步骤来应对变化,这增加了成本和复杂性。此外,虽然额外的硬掩模蚀刻和芯棒蚀刻步骤可以减少来自第一个间隔蚀刻的一些可变性,但它们降低了设计师想要在特定音高或关键尺寸(CD)创建的特征的分辨率。换句话说,旨在解决EPE的过程步骤伴随着降低对设计结果控制水平的性能权衡。

应用材料公司开发的一项新技术优化了间隔材料,使其更适合蚀刻188金宝搏备用网址过程,从而产生更好的对准(见图3)。非晶态硅通过CVD工艺以类似ald的精度沉积。然后我们的Centris®Sym3™蚀刻系统用于制图,而我们的VeritySEM®系统用于计量。我们的解决方案允许芯片制造商使用传统的工艺步骤,并通过消除不必要的沉积和蚀刻步骤,同时保持图案保真度,将SAQP步骤数量从15减少到11。这样一来,客户就可以更经济有效地扩大规模。

图3:与传统工艺相比,Applied独特的间隔材料具有更好的均匀性和对准性。

横向腐蚀
Applied开发的另一种独特的能力是我们所说的横向蚀刻。使用传统的光刻和蚀刻技术,设计师将特征融合在一起的距离是有限的。在水平方向,它被称为最小间距在垂直方向,它被称为尖端到尖端。在EUV下,当前最小间距约为36nm,而尖端到尖端的间距约为40nm。如果这些距离对于设计来说太大,芯片制造商就被迫投资一个额外的制版步骤——一个额外的切割或块掩模或另一个EUV光刻-蚀刻步骤。唯一的替代方法是保持模具更大,这将增加面积/成本。

从历史上看,蚀刻是自上而下进行的。Applied开发了一种创新的横向蚀刻技术,通过允许蚀刻45度角,给了设计师一个新的自由度(见图4)。通过控制蚀刻的方向,我们可以在一个方向上保持CD,而在另一个方向上缩小CD。同样,我们已经证明了我们可以独立地减少CD,并将尖端到尖端的距离减少约20nm。


图4:Applied创新的横向蚀刻能力可以减少50%以上的EUV掩模数量。

横向蚀刻可以使设计人员减少工艺步骤,并使特征更紧密地结合在一起,从而增加面积密度,从而使许多设备应用受益。通过与我们的Producer®Precision™CVD碳和硅硬掩膜、Sym3™蚀刻和PROVision™电子束测量和高级图形解决方案的缺陷控制共同优化工艺,我们为设计师提供了将EUV掩膜数量减少50%或更多的机会。

有选择性的处理
我在SPIE高级光刻展上展示的第三种技术是一种选择性材料工程工艺,通过帮助消除不同器件层之间的不校准以改善缩放,解决EPE问题。与传统沉积不同的是,选择性加工可以消除EPE,从而缩小设计规则和掩模数量。

为了使选择性沉积有效地减少EPE,必须克服两个关键的挑战。首先,晶圆片表面必须保持特别充分的准备和清洁,以便沉积只发生在所需的材料上,而不是其他材料上。晶圆片上的任何缺陷都会影响选择性。第二个挑战是有效地控制选择性沉积的物质,这种物质不仅倾向于垂直生长,而且倾向于水平生长。由于这些挑战,大多数选择性沉积只限于非常薄的地层。

在Applied,我们利用我们的Endura®沉积平台、Producer®Selectra™选择蚀刻以及PROVision™电子束测量和缺陷控制,开发了一种协同优化的选择性处理解决方案。我们已经将此流程作为via流的一部分进行了演示,如图5所示。我们从一个金属层开始,然后生长我们的选择性材料。接下来,我们执行空隙填充和平面化。然后我们用氮化钛(TiN)硬掩膜进行传统的处理,然后再用via光刻堆叠。我们继续用光刻的孔口,然后移到蚀刻。当我们沿着一个方向蚀刻时,锡的选择性决定了沟槽。另一种蚀刻是选择性使用我们新开发的材料。这意味着通孔被完美地蚀刻成一个定义为两个金属层交叉的矩形。这种技术通过最大化via的大小来消除EPE,这也消除了与互连扩展相关的问题。


图5:视频显示了一个通流,该通流结合了Applied materials的工程功能,以减少掩模数量并提高EPE。

如果设计者需要比当今光刻的最小分辨率更接近的孔,他们必须执行多个光刻-蚀刻步骤来确定所有的孔。通过我们的新工艺,客户现在可以定义一个大的通孔,并只在两个金属层之间的交叉上创建通孔。通过这样做,我们可以完美地对齐底部和顶部设备层,保存过程步骤和创建更大的孔与更好的电阻(见图6)。

VLSIresearch的董事长兼首席执行官Dan Hutcheson表示:“真正的创新之处是,应用程序已经能够开放过孔,从而减少epe导致的产量损失,同时与传统的多图形切割膜方法相比,降低成本,同时还能削去0.7nm的过孔。除了提高产量,降低EPE还可以提高每个晶片的收入,因为它可以提高可靠性、性能和降低芯片的功耗。”

图6:与常规加工相比,全选择性、自对准加工可以降低电阻,提高产量,减少掩模数量。

新的剧本为我们提供了加速行业发展路线图的新工具,包括全面解决规模挑战,同时解决PPACt的所有方面。通过共同优化Applied的广泛技术套件,我们可以提供新的材料,以新的方式收缩,并允许在不妥协设计的情况下继续进行具有成本效益的伸缩。欢迎来到使用材料的模式时代!

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