材料工程是实现持续逻辑缩放的关键

188金宝搏备用网址应用材料组织了一个在线论坛逻辑大师班今天,我们展示了几种材料工程解决方案,这些解决方案能够在功率、性能、面积、成本和上市时间(PPACt)方面持续改进,从而实现高级逻辑扩展™).

正如我的同事在最近的博客中所概述的,在扩展时,多重挑战阻碍了电源和性能的提高晶体管互联到3nm及以上节点。也有模式可变性需要新材料工程解决方案的问题。在本博客中,我将重点介绍Applied如何帮助我们的客户实现先进逻辑的PPACt路线图,以及基于工艺步骤和集成材料解决方案(IMS)的协同优化的创新™). 我们还帮助业界实施了一种称为设计技术协同优化(DTCO)的扩展技术,该技术将在新兴节点中越来越流行,因为它使逻辑密度扩展能够在节距扩展变慢的情况下继续进行。

晶体管缩放:将FINFET扩展到5nm以上;启用门的全方位拐点

FinFET的发展蓝图有三个重要的技术挑战:翅片弯曲、高k金属栅(HKMG)和界面临界尺寸缩放,以及源漏电阻。Applied正通过新材料和工艺的联合优化来帮助解决这些问题。

制造过程中的翅片弯曲会导致性能降低和功率效率降低。为了缓解这种情况,我们开发了共同优化的材料工程解决方案,包括用于翅片隔离的可流动氧化物,以及共同优化的离子注入和退火步骤,所有这些都使用Applied的规定进行监控®eBeam计量和检测技术。使用这些技术,我们可以使高、直、高深宽比散热片具有更好的均匀性,从而将阈值电压变化降低30%,并将驱动电流提高5%以上(见图1)。

图1:Applied的协同优化工艺减轻了翅片弯曲,导致阈值电压变化降低30%,驱动电流增加5%以上。

两个HKMG逻辑元件-接口和高k层-是提高晶体管驱动电流的关键。然而,自14nm节点以来,这两层都没有扩展,造成了性能瓶颈。为了解决这个问题,Applied开发了一种新的集成材料解决方案(IMS™),它在真空中结合了关键的过程步骤,从而实现了新的程度的接口工程和调优。使用IMS™,我们演示了一个新的集成栅极堆栈,可以恢复等效氧化层厚度,并将驱动电流提高8 - 10%(参见图2)。

图2:使用集成材料解决方案,应用公司展示了一种新的集成栅极堆栈,可以恢复等效氧化层厚度,并将驱动电流提高8 - 10%。

在晶体管的源极/漏极电阻模块中,缩放使每个节点的接触面积减少了25%,导致接触电阻不可持续地增加。为了解决这一问题,Applied开发了一种新的协同优化工艺技术,最大限度地扩大了应变工程的可用面积(见图3)。该解决方案包括横向蚀刻,使嵌入的源漏应力源更靠近通道。此外,我们还开发了一种新型的选择性砷化硅(SiAs)外延层。新材料和材料工程技术降低了电阻,并将驱动电流提高了8%。

图3:Applied的源极/漏极电阻解决方案包括共同优化的蚀刻、外延和退火,从而使驱动电流增加8%。

随着行业从FinFET向全栅(GAA)晶体管结构过渡,材料工程创新将变得更加关键,以进一步提高性能和功率(见图4)。在砷化镓中,晶体管的沟道方向从垂直方向转移到水平方向,栅极围绕沟道的四个面而不是三个面。控制沟道厚度对性能和功率至关重要:在从FinFET转移到砷化镓的过程中,沟道厚度控制从高、薄散热片的光刻和蚀刻转移到外延GAA中的d选择性去除,因为它们提供高度控制的生长和降低可变性。GAA晶体管还需要通道之间的内部间隔,适当的工程设计有助于降低电容。间隔是通过高度控制的选择性蚀刻和间隙填充工艺创建的。eBeam的计量有助于确保新结构s的结构合理且最佳,可实现10%至15%的预期性能提升和25%至30%的功率提升。

Epi、选择性移除和eBeam计量是应用材料的领先领域,我们已经在开发共同优化的流程,帮助客户加速GAA解决方案。188金宝搏备用网址因此,与FinFET相比,GAA预计每10万WSPM(每月晶圆启动数)可增加10亿美元的收入

图4:随着工业向全栅(GAA)晶体管结构过渡,材料工程创新将变得更加关键。

互连结垢:新型集成材料解决方案减少了50%的电阻

互连消耗近三分之一的设备功率,占阻容(RC)的70%以上延迟。与性能随每个工艺节点收缩而提高的晶体管不同,互连线在收缩时会遇到更高的电阻,这反过来会降低性能并增加功耗。如果没有突破,互连通孔电阻将从7nm增加到3nm节点,增加10倍,从而使性能下降晶体管缩放的好处。

要解决这一挑战,,今天的应用介绍Endura®Copper Barrier Seed IMS™是材料工程领域的一项突破。这一卓越的集成材料解决方案在高真空下将七种不同的工艺技术结合在一个系统中:ALD、PVD、CVD、铜回流、表面处理、界面工程和计量(见图5)。该解决方案通过用选择性ALD取代保形ALD,消除了通道界面上的高电阻障碍。它还包括铜回流技术,使无空隙空隙填充在狭窄的特征。该解决方案减少了通过接触界面高达50%的电阻,提高了芯片性能和功耗。

图5:新型Endura®铜屏障种子IMS™ 在一个高真空系统中结合七种不同的工艺技术,以提高芯片性能和功耗。

用材料工程和DTCO的创新解决模式变化

由于EUV光刻技术与多模式技术结合使用,以创建更细的线条,在更小的节点上,模式变化的问题变得越来越严重。我们最终得到的不是我们想要的笔直、光滑的边缘,而是越来越粗糙和不均匀。在过去,这不是一个大问题,因为特征更大,边缘粗糙度的比例更小。但随着我们继续使用极紫外技术,特征和边缘粗糙度变得相当,导致随机缺陷,如开路和短路。

在多图案制作中,行业通常使用自旋电介质和炉步将光刻图案转移到器件层。为了减少随机误差,我们正在用高质量的CVD材料取代自旋介质,该材料与我们的Sym3®蚀刻系统共同优化,过程由我们的PROVision®eBeam计量监控。事实上,我们在蚀刻室中集成了CVD。一旦具有粗糙特性的晶圆进入腔体,我们就会选择性地沉积一层薄薄的CVD材料,调整过程,在宽开口上沉积更多的材料,在小开口上沉积更少的材料,从而纠正相邻线之间的距离。

在沉积之后,我们使用一个特别调谐的蚀刻模式,蚀刻小特征比大特征更快,再次减少了差异。因此,通过与我们先进的蚀刻技术共同优化CVD,我们可以平滑线条并消除许多随机缺陷。我们还使用eBeam计量技术来快速测量这些微小功能的尺寸变化。这种协同优化的解决方案已被证明可以实现特征尺寸局部变化减少50%,线边缘粗糙度减少30%,开路缺陷减少近100%——这些共同使逻辑缩放与健康的设备产量(见图6)。

图6:Applied的CVD与先进蚀刻技术的协同优化消除了许多随机缺陷,从而大大降低了局部临界尺寸均匀性(LCDU)、线边缘粗糙度(LER)和开路缺陷。

逻辑路线图依靠持续的逻辑密度改进来降低区域成本。但2D收缩正在放缓,变得更加困难。可用于继续拉近闸门和电线的实体房地产越来越少,它们越近,电气挑战就越严重。传统的摩尔定律二维定标——也称为音高定标或固有定标——在过去几十年中为行业提供了极好的服务。然而,展望未来,音调缩放将越来越多地得到DTCO的补充,DTCO代表设计技术协同优化(见图7)。DTCO允许逻辑设计师使用巧妙的2D和3D设计技术,以相同的间距增加逻辑密度。基于DTCO的一个关键即将出现的变化是带有背面电力传输网络的埋地电力轨。这种新结构将粗电源线从硅片背面或晶体管下方布线到晶体管单元,允许进一步的2D缩放,同时降低电压损耗。Applied凭借我们在金属、隔离电介质、蚀刻和CMP工艺方面的专业知识,帮助实现这一技术和其他DTCO技术。

图7:Design technology co optimization(DTCO)预计将在未来节点中提供越来越多的总体扩展优势。

封闭的思想

188金宝搏备用网址应用材料的目标是成为PPACt支持公司™ 对于我们的客户来说,今天的硕士课程说明了材料工程对逻辑扩展的未来是多么重要。几十年来,逻辑路线图是由传统的摩尔定律2D扩展驱动的;然而,随着这种方法的好处变慢,行业正以基于材料工程的技术组合来补充它需要扩展到3nm节点及更高级别。客户正在采用“新的PPACt剧本”,这为应用材料创造了巨大的增长机会。随着逻辑从5nm过渡到3nm,应用预计其服务的市场将增长25-30%*

另一个在逻辑上持续扩展PPACt的新剧本杠杆是异构设计和高级封装,但我们将把这一对话保存到下一个主课程中,该课程的目标是2021年9月8日。

要了解更多关于我在本博客中强调的创新,请访问我们网站的这一页在这里,您可以访问演示文稿和准备好的备注以及活动的视频回放。

*这些是前瞻性声明,受风险和不确定性的影响。可能导致实际结果与此类声明中明示或暗示的结果存在重大差异的因素包括但不限于我们在SEC文件中描述的风险和不确定性,包括我们最近的表10-Q和表8-K。所有前瞻性声明ENT基于管理层当前的估计、预测和假设,我们不承担更新这些估计、预测和假设的义务。

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