继续扩展高级逻辑需要新的创新

半导体工业正处于十字路口。随着我们进入物联网、大数据和人工智能推动的新一波增长的早期阶段,对芯片的需求从未如此之大。与此同时,很明显,传统的摩尔定律2D缩放技术不再能够提供芯片制造商长期依赖的功率、性能、面积成本和上市时间(PPACt)方面的持续改进。逻辑芯片尤其如此,几乎在所有电子产品中,逻辑芯片都是主要的处理引擎,在这些产品中,电源效率和性能至关重要。

为了阐明这个问题,Applied Materials正在举188金宝搏备用网址办一个在线研讨会逻辑大师班六月十六日星期三。我将与来自应用和行业的其他专家一起讨论逻辑扩展路线图,包括提供PPACt持续改进的挑战和解决方案。我们将探索几个不同的领域,包括晶体管和互连缩放、图案和设计技术协同优化(DTCO)。所有这些领域的共同点是,需要结合各种方法来补充经典的2D缩放,这些方法包括新的芯片架构、新的3D结构、新的材料、收缩功能的新方法以及连接芯片与高级封装的新方法。

在本博客(系列文章的第一篇)中,我将对逻辑大师课程中讨论的一些主题进行预览,特别是与晶体管设计和实现高级逻辑扩展必须克服的物理限制相关的主题。

晶体管开关速度和变异性

晶体管起开关的作用。为了获得最佳性能,我们主要关注通过最大化驱动电流和降低电容和电阻来降低开关延迟。FinFET晶体管,例如,我们增加速度优化各种物理参数包括翅片高度、门通道长度,电子的流动运行海峡对岸,切换使用的阈值电压和栅氧化层的厚度,可以帮助控制开关的开关状态。我们通过在通道附近区域设计更高活化的掺杂剂原子来降低电阻。

另一个关键杠杆是晶体管的可变性,因为性能是由给定电路中最慢的晶体管决定的。通过收紧分布以减少可变性,我们可以实现更快的电路。

FinFET性能障碍解释:翅片弯曲

让我们更密切地关注下一代FinFET设计面临的最紧迫挑战。FinFET结构可分为三个主要模块:沟道和浅沟道隔离、高K金属栅(HKMG)和晶体管源/漏电阻模块(见图1)。

图1:FinFET的主要模块是沟道和浅沟道隔离(1)、高k金属栅(2)和晶体管源/漏电阻(3)。

在通道和浅沟槽隔离模块中,业界一直在几个技术节点上增加翅片高度和减少翅片宽度,以提高速度。然而,我们正在达到一个点,更高、更窄的鳍片在制造过程中更容易弯曲,这是由于需要放置在鳍片之间的隔离氧化物造成的张力。这种弯曲会引起反应应变,从而降低电子迁移率并影响阈值电压,导致晶体管变异性增加(见图2)。为了抵消鳍片弯曲,需要新的材料工程解决方案。

图2:随着finfet规模的扩大,形成晶体管栅极的鳍变得更高更窄,使它们更脆弱,在制造过程中容易弯曲,这降低了性能和功率效率。

恢复接口和HKMG缩放奇偶校验

HKMG模块是晶体管的核心。这些金属堆栈非常复杂,可以包含7层以上,包括界面、高k和金属栅极层(见图3)。界面和高k缩放对栅极氧化还原至关重要,这可以提高晶体管驱动电流。调整金属栅极以确保晶体管具有正确的工作功能,这决定了阈值电压。问题是,由于14纳米节点,界面和高k层没有以相同的速率缩放,以其他物理参数,使更高的晶体管驱动电流成为可能。需要在恢复接口和高k缩放奇偶校验方面进行创新。

图3:高k金属栅极堆的横截面。缩放界面和高k对栅极氧化还原至关重要,栅极氧化还原可以提高晶体管速度。

接触体积随每个新工艺节点侵蚀

第三个主要晶体管元件是晶体管源极/漏极电阻模块。每一次新的工艺收缩都会使每个节点的晶体管接触面积减少大约25%。较小的区域会增加阻力。主要因素是金属接触点和硅晶体管之间的界面电阻,以及源极和漏极区域内的外部电阻(见图4)。

减轻界面阻力和外部源/漏阻力需要新材料和多个工艺步骤的协同优化。

图4:晶体管接触电阻的主要贡献者是金属接触点和硅晶体管之间的界面电阻,以及源极和漏极区域内的外部电阻。

为晶体管周围的栅极打下基础

如前所述,FinFET翅片变得越来越高和窄,这是不可持续的。随着每一种新工艺的收缩,控制翅片宽度变得更加困难,这导致阈值电压的变化增加,从而降低了器件性能。该行业正在迅速发展,以实现一种称为“全方位门”(GAA)的新架构,其中硅通道沿其侧面翻转,并像层饼一样堆叠起来(见图5)。

GAA晶体管取代了传统的基于光刻和蚀刻的控制方法,为解决沟道厚度变化提供了一种新的方法。使用外延和选择性去除可以实现极其精确的厚度控制。从性能角度来看,GAA架构降低了可变性,同时允许栅极长度缩放,以增加10 - 15%的驱动电流,同时降低了功耗。188金宝搏备用网址应用材料通过将新材料与选择性蚀刻和eBeam计量等技术相结合,使这些和其他技术成为可能。由于我们的技术组合的广度和深度,我们在这些领域处于独特的地位。

图5:在全栅晶体管结构中,FinFET基本上转向侧面,沟道厚度控制从光刻和蚀刻转变为外延和选择性去除。

在本系列的下一篇博客中,我的同事Mehul Naik将讨论在逻辑互连中降低阻容(RC)延迟和功耗的挑战。

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