解决晶体管接触电阻需要材料工程创新

在我以前的博客,我描述了增加接触电阻如何成为晶体管功率和性能的主要瓶颈。

现在,我将解释为什么接触电阻对铸造逻辑路线图来说变得更具挑战性,需要一种全新的方法来构建晶体管触点,以扩展到5nm节点或更远的节点。

前面,我解释了钨(W)晶体管接触中的熔覆层如何成为接触电阻的主要原因。熔覆层以氮化钛(TiN)衬里阻挡层和W形核层的形式存在。这些层起着至关重要的作用,以确保接触能很好地附着在表面上,并均匀地生长,没有缺陷——但它们导电电子的能力非常差。

打个比方,想想给木栅栏涂漆:先涂一层底漆,然后再涂一层厚厚的最后一层。类似地,如果没有锡的阻挡,体积W粘附在表面很差,只是简单地剥落。如果没有W的成核层,体积W不会增长。

不幸的是,这些“准备层”已经变得越来越成问题,因为它们无法扩展。其结果是,可用体积中流向衬管势垒的比例更高,流向W导体的比例越来越小。随着每个铸造逻辑节点的出现,接触电阻增加,使得精心设计的晶体管和芯片挨饿,并阻止它们实现其功率和性能潜力。

传统的W填充工艺面临的另一个挑战是形成了一个接缝,这进一步增加了阻力,并可能影响大批量生产的产量(见图1)。

图1:传统的CVD钨沉积。

多年来,业界一直致力于降低接触电阻,主要是通过减少衬层阻挡层的体积和引入新的接触材料。例如,2016年,Applied公司推出了一种新的薄膜,可以用一种钨碳薄膜取代锡衬垫阻挡层和W形核层,为W体提供了更多的体积。我们还提供了一种解决方案,旨在抑制W体填充过程中的接缝形成。两年后,Applied公司推出了一种钴替代W块的材料,使锡衬里进一步变薄,而且可以在没有成核层的情况下生长。这些解决方案虽然更有效,但仍然依赖于“底漆”层来可靠地培育金属导体。然而,随着接触孔规模的进一步扩大和EUV的引入,该行业需要更大的突破。

最佳的解决方案是将熔覆层全部去除,实现一个完美的自底向上填充,没有空隙或接缝。传统的化学气相沉积无法实现这一点,因为它将材料沉积在整个晶圆表面,对侧壁粘附和生长的控制很差。熔覆层需要确保平滑生长和完全填补间隙。

在我的下一篇博客中,我将描述一种独特的、集成的材料解决方案,它提供了一种材料工程上的突破,旨在解决接触电阻瓶颈,并使2D扩展在未来继续发展。

在您的收件箱中接收更新!

现在就订阅

想参加讨论吗?

添加新评论:*

你也可以填一下这个形式直接与我们联系,我们会给您答复。